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Explore la construction, le retard et le dimensionnement des portes logiques CMOS, y compris les stratégies de dimensionnement des transistors et de traitement du ventilateur.
Explore les inefficacités du processeur serveur, les tendances d'intégration matérielle et les critères d'optimisation de la conception pour des serveurs efficaces.
Couvre la génération de modèles vectoriels de test, la modélisation des défauts, les tests structurels et fonctionnels et la mise en œuvre de l'expansion dans le temps.
Couvre les défauts liés et non liés dans les systèmes VLSI, les algorithmes de test de mars, les chemins critiques et les tests de défaut de retard de chemin.
Explore les techniques de conception pour la testabilité dans les systèmes VLSI, couvrant les méthodes ad hoc et structurées, la conception de numérisation et les normes de test modernes.
Introduit les bases de la conception physique dans la conception des puces VLSI, en mettant l'accent sur les caractéristiques de mise en page, le câblage d'alimentation et l'optimisation de la disposition des portes.
Explore les techniques de compactage de réponse dans les tests VLSI, y compris le compacteur de compte, le compacteur de compte de transition, la vérification de parité, le LFSR, le MISR et le BILBO.
