Explore les circuits logiques synchrones, la modélisation basée sur l'état, les techniques d'optimisation et la minimisation de l'état de la machine à l'état fini.
Explore les circuits logiques synchrones, les techniques de modélisation, la minimisation des états et l'optimisation des machines à états finis pour la réduction de surface.
Couvre la conception et la synthèse des machines à états finis, y compris l'exhaustivité, la cohérence, les états fantômes et les tables de transition.
Examine la vérification formelle des conceptions de Chisel à l'aide de résolveurs SMT et couvre des exemples tels que les assertions différées et les preuves par induction.
