VHDL pour Synthesis

Cette séance de cours couvre les constructions VHDL de base utilisées pour la conception RTL pour la synthèse, y compris l'arithmétique, les multiplexeurs, les registres et l'instanciation. Il explique la hiérarchie requise pour les blocs utilisés dans une conception, la différence entre les composants et les fonctions, l'instanciation des composants dans VHDL, les types de tableau, les opérations sur les types de tableau et les conversions de type vers/depuis signé et non signé. La séance de cours explore également la conception logique avec des multiplexeurs, des affectations conditionnelles, des opérations arithmétiques sur des types de données signés et non signés et la mise en œuvre de registres en VHDL pour des conceptions synchrones.