VHDL pour la simulation et les bancs d'essai

Cette séance de cours couvre VHDL pour la simulation, y compris les constructions de base et le processus de vérification et de simulation. Il explique comment déboguer le code VHDL, introduit le concept de temps dans les simulations et détaille les affectations de signaux retardés dans VHDL. La séance de cours traite également de la simulation événementielle du VHDL, du calendrier de simulation des circuits synchrones et de la création d'établis pour simuler des systèmes numériques.