Plus de VHDL pour la synthèse: déclarations séquentielles et processus

Cette séance de cours se penche sur VHDL pour la synthèse, en se concentrant sur les déclarations séquentielles dans les processus. Il couvre la différence entre les déclarations simultanées et séquentielles, les cas dutilisation pour les processus, et les implications des affectations de signaux séquentielles. L'instructeur explique les instructions conditionnelles dans les processus, en soulignant l'importance d'éviter les affectations incomplètes pour éviter les verrous dans les processus combinatoires.