Arbiter FSM & FPGA Implémentation

Cette séance de cours traite de la conception d'une machine à états finis Arbiter (FSM) en VHDL pour la conception de systèmes numériques. Il couvre les états et la logique de l'arbitre, y compris le compteur de synchronisation d'accès. La séance de cours explique également la mise en œuvre du FSM et du compteur en un seul processus, avec une logique combinatoire pour le compteur. Différents états tels que WAIT_REQ1, WAIT_REQ2, GRANT_SS1 et GRANT_SS2 sont détaillés, ainsi que la logique correspondante. La séance de cours souligne l'importance d'activer le compteur lorsque l'accès est accordé pour une garantie de 2 secondes pour gérer efficacement les demandes des utilisateurs.