Machines à états finis (FSM)

Cette séance de cours couvre la description formelle des machines à états finis (FSM) dans la conception de systèmes numériques, en se concentrant sur les FSM Mealy et Moore. Il explique les diagrammes d'état, les tables d'état et l'implémentation VHDL des FSM. L'instructeur discute des règles pour les FSM valides, l'encodage d'état, la description du registre d'état et les diagrammes temporels. L'accent est mis sur l'importance des fonctions d'état suivant et de sortie sans ambiguïté, ainsi que sur l'impact des conditions incomplètes dans les spécifications FSM.