Interruptions parallèles de Port & Nios II

Cette séance de cours couvre la conception d'une interface de port parallèle programmable pour un bus Avalon, y compris la méthodologie, la réalisation VHDL, et les essais. Il explique également les caractéristiques et les spécifications du système SOPC typique avec le processeur Nios II, en mettant l'accent sur les interfaces d'entrée/sortie parallèles. La séance de cours s'inscrit dans l'architecture du processeur Nios II, ses caractéristiques de base, son modèle de programmation et ses services d'interruption. Il détaille les registres, la logique de contrôle et l'architecture de mémoire du noyau de Nios II, en mettant l'accent sur les compromis dans la mise en œuvre du système. De plus, il traite des registres des modèles de programmation, de l'interruption de la gestion et de la relation entre l'ienable, l'impendance et l'IEP pour la génération d'interruptions.