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Concept

Fonction NON

La fonction NON (NOT en anglais) est un opérateur logique de l'algèbre de Boole et exprime un « état » en fonction de conditions. À un opérande, qui peut avoir la valeur VRAI ou FAUX, il associe un résultat qui a lui-même la valeur inverse de celle de l'opérande. Le circuit intégré 7404 intègre six portes logiques inverseuses du type NON. On la note \ulcorner A \quad \mathrm {ou} \quad \overline A Équation L = \bar{a} Il correspond, en arithmétique, à : \bar{a}=1-a Illustration Une lampe s'allume lorsque l'on n'appuie pas sur « a ». La fonction « NON » est caractérisée par un interrupteur NF (normalement fermé). Symbole européen : ou Symbole américain (ANSI) : Articles connexes

Fonction logique
Fonction OUI
Fonction ET
Fonction OU
Fonction NON-ET
Fonction NON-OU
Fonction OU exclusif
Fonction Coïncidence

Catégorie:Fonction logique

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Porte logique

vignette|Composants TTL Une porte logique (gate) est un circuit électronique réalisant des opérations logiques (booléennes) sur une séquence de bits. Cette séquence est donnée par un signal d'entrée m

Fonction ET

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Fonction NON-ET

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EE-330: IC design II

IC Design II presents the fundamentals of digital integrated circuit design. The methods and techniques aiming at the fabrication and development of digital integrated circuits are reviewed, the major design style pertaining to digital logic and memory are presented.

EE-110: Logic systems (for MT)

Ce cours couvre les fondements des systèmes numériques. Sur la base d'algèbre Booléenne et de circuitscombinatoires et séquentiels incluant les machines d'états finis, les methodes d'analyse et de synthèse de systèmelogiques sont étudiées et appliquée

EE-429: Fundamentals of VLSI design

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Triboelectric‐TFT Flip‐Flop for Bistable Latching of Dielectric Elastomer Actuators

Danick Briand, Rubaiyet Iftekharul Haque, Ronan Julien Hinchet, Xiaobin Ji, Alexis Pierre Henri Marette, Herbert Shea

A high‐voltage flip‐flop combining two self‐powered soft sensors with a flexible high‐voltage thin film transistor (HVTFT) is reported, and is used to electrically latch dielectric elastomer actuators (DEAs) in zero and high‐strain states. Two touch‐actuated triboelectric generators (TENGs) provide the gate input for the HVTFT that drives a DEA. One TENG is of positive polarity, while the other is of negative polarity, thus generating voltages either higher (100 V) or lower (−6 V) than the HVTFT threshold voltage. Used in a high‐voltage inverter configuration, there are two stable output voltage states, here 650 V (the “reset” state) and 50 V (the “set” state). The DEA is thus latched in one of two states, at 17.5% and 0% strain. The 650 V output is stable in time, while the 50 V state drifts up to 350 V after 10 s. Due to the highly nonlinear strain–voltage curve of the DEA, the drift of the output voltage in the “set” state leads only to a 2% increase of the DEA actuation strain in 10 s. By enabling bistable control of DEAs with TENGs, the TENG‐HVTFT latch paves the way toward soft robots with flexible embedded control circuitry.

2019

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Submicrometer Organic Thin-Film Transistors: Technology Assessment Through Noise Margin Analysis of Inverters

Christian Enz, Rolando Ferrini, Nenad Marjanovic, Franz Xaver Pengg, Jean-Michel Sallese, Frédéric Zanella

In this paper, we propose a methodology to evaluate the potential of submicrometer organic thin-film transistors (OTFTs) with nanoimprinted gate and self-aligned source and drain contacts. In the first step, the dedicated static model we previously reported is updated to account for the subthreshold regime and is used to simulate a zero-VGS inverter (one of the most basic unipolar logic gate). Based on the extracted noise margins, two methodologies were studied to assess the potential of this technology in terms of p-logic digital circuits. The first one is De Vusser's VT-based method that we adapted to our OTFT model. The second one relies on statistical modeling and takes into account the actual worst case scenario for an inverter in terms of noise margins. It better represents the experimental distribution because of specific corner models. The different analysis studied in this paper shows that these OTFTs, in the current state of the technology, are still not ready for complex digital circuits as the throughput is expected to be quite low. In addition, the proposed methodology and related interpretation are technology-independent therefore this analysis may serve as a basis to characterize unipolar-logic printed electronics and can be further extended to complementary-logic circuits.

Institute of Electrical and Electronics Engineers2014

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Hysteretic inverter-on-a-body-tied-wire based on less-than-10mV/decade abrupt punch-through impact ionization MOS (PIMOS) switch

Didier Bouvet, Mihai Adrian Ionescu, Kirsten Emilie Moselund, Vincent Pott

This work reports for the first time on a cascadable NMOS inverter based on punch-through impact ionization MOSFET (PIMOS) integrated on a single body-tied silicon wire. The PIMOS device acts as a single-transistor-latch and shows abrupt current switching (3-10 mV/dec.) as well as hysteresis in both

I_D(V_{DS})

and

I_D(V_{GS})

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10^4

cycles without significant degradation are demonstrated, much beyond the performances of previously reported I-MOS device.

2008

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