Séance de cours
Cette séance de cours couvre la modélisation de circuits logiques séquentiels en VHDL, se concentrant sur les processus, les instructions de contrôle, les tongs, les compteurs et les registres. Il explique les instructions séquentielles avancées dans VHDL, y compris l'utilisation de processus, le flux séquentiel et l'exécution parallèle. La séance de cours traite également des règles de fonctionnement des processus, de la syntaxe de l'instruction d'attente et des instructions de contrôle comme les structures IF, CASE et loop. En outre, il se penche sur la synthèse des tongs tels que RS, D et JK, ainsi que des compteurs comme modulo 10 et modulo N. La séance de cours se termine par la synthèse des registres de changement dans VHDL.