Circuits logiques synchrones : modélisation et optimisation
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AVERTISSEMENT : Le chatbot Graph n'est pas programmé pour fournir des réponses explicites ou catégoriques à vos questions. Il transforme plutôt vos questions en demandes API qui sont distribuées aux différents services informatiques officiellement administrés par l'EPFL. Son but est uniquement de collecter et de recommander des références pertinentes à des contenus que vous pouvez explorer pour vous aider à répondre à vos questions.
Introduit des mesures SCOAP pour l'analyse de testabilité dans les systèmes VLSI, couvrant la contrôlabilité, l'observabilité et la prédiction de longueur de vecteur de test.
Fournit une vue d'ensemble de la technologie derrière les portes logiques, couvrant les familles TTL et CMOS et abordant les dangers statiques et dynamiques, les horloges fermées et le débouncing des commutateurs.
Couvre la conception et la synthèse des machines à états finis, y compris l'exhaustivité, la cohérence, les états fantômes et les tables de transition.
Couvre les principes de la conception synchrone RTL, des circuits numériques personnalisés, de la visualisation des diagrammes Y, des classes de signaux et de la gestion de la hiérarchie.
Couvre la conception d'une machine d'état fini pour un système de serrure de porte et explique le modèle Moore FSM avec la validation de clé et les indicateurs de LED.
