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Explore la construction, le retard et le dimensionnement des portes logiques CMOS, y compris les stratégies de dimensionnement des transistors et de traitement du ventilateur.
Couvre l'importance de la distribution de l'horloge, de l'impact de l'horloge, de la construction d'arbres horlogers efficaces et des défis d'équilibrage.
Couvre les défauts liés et non liés dans les systèmes VLSI, les algorithmes de test de mars, les chemins critiques et les tests de défaut de retard de chemin.
Couvre la conception des sous-systèmes de chemin de données, en se concentrant sur les composants combinatoires de base et diverses options de mise en œuvre pour les additionneurs, les multiplicateurs et les leviers de vitesses.
Introduit les bases de la conception physique dans la conception des puces VLSI, en mettant l'accent sur les caractéristiques de mise en page, le câblage d'alimentation et l'optimisation de la disposition des portes.
