Analyse temporelle statique

Résumé

L’analyse temporelle statique (en anglais : static timing analysis, TSA) est une méthode d'évaluation de la fréquence de fonctionnement d'un circuit intégré. Contrairement à l'analyse dynamique, elle ne nécessite pas l'usage de vecteur de test ni de simulation. Elle repose sur le calcul et l'addition des délais de chaque porte logique élémentaire d'un circuit. L'analyse temporelle statique permet de calculer le plus long chemin logique d'un circuit, le chemin critique. En outre, elle permet de vérifier que les données reçues par un élément synchrone sont stables au moment où celui-ci reçoit un coup d'horloge. Ceci permet d'éviter des erreurs de hold ou de setup. Définitions *Logique séquentielle ou synchrone : porte logique reliée à l'horloge (bascule, mémoire synchrone). Les éléments séquentiels stockent l'état du circuit, généralement à chaque coup d'horloge. *Logique combinatoire : porte logique simple, sans capacité de stockage (porte ET, OU, XOR). Les éléments combi

Source officielle

https://fr.wikipedia.org/wiki/Analyse_temporelle_statique

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Combining Structural and Timing Errors in Overclocked Inexact Speculative Adders

Mattia Cacciotti, Vincent Frédéric Camus, Christian Enz, Yu Jiang, Xun Jiao

Worst-case design is used in IoT devices and high performance data centers to ensure reliability, leading to a power efficiency loss. Recently, approximate computing has been proposed to trade off accuracy for efficiency. In this paper, we use Inexact Speculative Adders, which redesign the adder architecture to shorten its critical path and improve performance, but introduces controlled structural errors. On the other hand, overclocking is used to reduce conservative timing guardbands but could normally introduce catastrophic timing errors, we thus apply a supervised learning model to overclock speculative adders and predict their timing errors. We build a methodology to combine both structural and timing errors and analyze how they interplay with each other to limit the overal errors.

Ieee2017

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Fast Process Variation Analysis in Nano-Scaled Technologies Using Column-Wise Sparse Parameter Selection

Giovanni De Micheli, Pierre-Emmanuel Julien Marc Gaillardon, Hassan Ghasemzadeh Mohammadi, Majid Yazdani

With growing concern about process variation in deeply nano-scaled technologies, parameterized device and circuit modeling is becoming very important for design and verification. However, the high dimensionality of parameter space is a serious modeling challenge for emerging VLSI technologies, where the models are increasingly more complex. In this paper, we propose and validate a feature selection method to reduce the circuit modeling complexity associated with high parameter dimensionality. Despite the commonly used methods such as Principal Component Analysis (PCA) and Independent Component Analysis (ICA), this method is capable of dealing with mixed Gaussian and non-Gaussian parameters, and performs a parameter selection in the input space rather than creating a new space. By considering non-linear dependencies among input parameters and outputs, the method results in an effective parameter selection. The application of this method is demonstrated in digital circuit timing analysis to effectively reduce the number of simulations. The experimental results on Double-Gate Silicon NanoWire FET (DG-SiNWFET) technology indicate 2.5× speed up in timing variation analysis of the ISCAS89-s27 benchmark with a controlled average error bound of 9.4%.

2014

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