Conception pour la testabilité: Techniques et matériel

Cette séance de cours couvre la conception des techniques de testabilité (DFT) dans les systèmes VLSI, en mettant l'accent sur la détection des défauts, la réduction du développement des tests et le temps d'exécution. Il explore les méthodes DFT ad-hoc et structurées, la conception de balayage et le fonctionnement de l'architecture de parcours de balayage. La présentation se penche sur les exigences matérielles, les procédures de mise en page de numérisation et l'évolution des tests traditionnels de PCB vers JTAG boundary scan. Il traite également de la norme IEEE 1149.1-1990 JTAG, de la logique de test du système et des signaux du contrôleur TAP. La séance de cours se termine par un aperçu des cellules boundary-scan, des vues de la chaîne de numérisation et des types d'instructions dans le processus JTAG.